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由超频来看时钟发生器对数字产品的重要性

归档日期:05-15       文本归类:发声延迟      文章编辑:爱尚语录

  自电子计算机发明以后,信息的数字化已成为一股不可阻挡的趋势,也是二十世纪后人类文明发展的一大跨越。日常生活中的每个角落,莫不被数字化的电子产品所占据。

  数字化的意思,是指事物的状态利用数字信号来描述与纪录,而不是现实生活中所看到不断连续变化的模拟模式。数字信号是由0与1两种不同的电压振幅状态所表示的二进制信息。数字信号在两个组件间的传送与接收途中,就只有以低电压所表示的0,或是以高电压所表示的1两种状态,数字设备要维持正常的运作,传送端与接收端必须同时发送及读取数据,才能确保数据的正确性,不然当传送端已经传送下一个数据状态,接收端才开始接收上一数据,结果可就大大不同了。因此不论是组件与组件之间、处理器CPU内部、或是两部连接的设备间,都需要一种协调两端同时运作的机制,使数字信号能正常的被处理。

  但要以多久的时间间隔来抓取或送出数据,是由系统运作的时钟来决定的。数字产品中一定会有一个称为时钟发生器(clock generator)的电子组件,这个组件会不断产生稳定间隔的电压脉冲,产品中所有的组件将随着这个时钟来同步进行运算动作。简单的说,数字产品必须要有时钟的控制,才能精确地处理数字信号,就好比动物的心跳一样。若时钟不稳定,轻则造成数字信号传送上的失误,重则导致数字设备无法正常运作。

  早期PC-XT的时代,一台计算机内部的系统频率基本上是由石英震荡晶体(crystal oscillator)所产生。为什么使用石英呢?因为石英这种矿物,对其加压就会开始进行膨胀和收缩,且震荡频率的稳定度极高,例如石英表、电子表中也是利用石英晶体来做计时的基准频率。石英在通电后膨胀和收缩的时候,会产生接近正弦波的电子信号,主机板电路再将正弦波转换形成数字的0与1脉冲,即成为电路中的时钟信号。

  因为石英的震荡频率范围固定,无法获得多样化的频率应用,并且当电路内需要多种时钟频率时,使用多颗石英震荡晶体也有些不切实际。业界开始利用锁相环(PLL, Phase Lock Loop)的特性,开发出IC化的时钟发生器。只要提供PLL一个基准频率,搭配不同比例的除频电路,即可依电路中的需求,弹性的产生多样化的时钟。数字产品的研发工程师,便可自由的产生电路中的各种频率,不再受限于石英震荡晶体的固定频率规格。

  时钟发生器中的除频电路若再加上EEPROM这类半永久性的内存,只要变更缓存器中的数值就可以设定输出时钟,可以简化时钟电路的复杂度。时钟发生器可在出场时,就预先设定好各项除频的参数,直接装配至电路中,免除多余的外围线路以大幅降低产品的成本;或是在时钟发生器中内建I2C之类的通讯总线,使数字产品能直接控制内部的时钟发生器,随时调整系统的运作时钟。这种功能使得PC能依CPU的不同外频,透过BIOS随时变更系统时钟,也让使用者在超频时,由过往必须拿焊枪更换石英震荡晶体,变成只要敲敲键盘即可。

  到底什么叫做超频呢?既然所有的数字设备都依靠时钟来运作,若暂不考虑电子组件的耐用极限,将产品运作时钟稍微调升,也就是使同一时间内电路动作的次数增加,理论上就能够提高产品的效能。一般而言,电子组件实际可承受的运作条件,都会比厂商出厂时的标示来的宽松一些,以获得产品的可靠性与稳定度,所以运气够好的话,使用较高的时钟运作,将可以最低的成本获得较高的执行效能。

  PC的主机板中,若以时钟电路为中心点来看,将微处理器CPU、北桥、南桥与AGP及PCI一同视为外围组件,则时钟电路必须提供这些组件统一的运作时钟,以确保组件间能正确的传送数据。通常这些组件各有其规定的运作频率规格,像是PCI与AGP接口的时钟分别为33MHz与66MHz;内存PC133就是133MHz,PC266则是266MHz等,以此类推;CPU方面的外频也不断的提升到目前800MHz的程度。主机板上的时钟电路为了同步这些不同频率的组件,会以一个主要的时钟,例如CPU的外频为基准,以固定除频的方式得到其它组件的各种时钟频率,若是133外频的CPU搭配PC133的内存加上AGP与PCI,其时钟除频的比例就是1:1:2:4。

  早期固定除频比例的时钟发生器在超频时,只要调高CPU的外频,外围设备的时钟也会因除频而等比例的提高,容易造成系统周边装置的不稳定。因为各组件对运作条件的忍受度不同,超频时当机的原因不见得一定是CPU挂点,很有可能是显示卡的AGP接口超过工作频率66MHz,太多停止运作使画面无法呈现,或是内存的存取时间太长跟不上CPU的读取速度。目前新一代的PC时钟发生器,使用可程序化的PLL频率微调电路,使各外围的运作时钟能独立控制,让容忍度较差的外围维持较低的运作频率,这样就能提高超频成功的机率,并让超频后的系统仍能维持运作的稳定。

  数字产品的运作速度越来越快,工程师也遇到愈来愈大的挑战。对于高速数字电路的设计重点,在于定时(Timing)与电磁干扰(EMI, Electro-Magnetic Interference)的控制。在正时方面,由于数字电路依据时钟信号来做信号间的同步工作,因此时钟本身的准确度与各信号间的时间差都需密切配合才能正确运作。在信号品质方面,电路随着工作频率变高,目前CPU的速度达3GHz以上,已进入微波的频谱范围内,电路板布线与组件的接脚,都会变成小型的天线,散发出高频的电磁波,若电磁波过强,将会影响电路的稳定度,或是干扰到其它的电器用品。

  时钟电路演化至今,为了解决上述高速数字电路遇到的困扰,亦借重PLL锁相环对时钟控制的功能,开发出零延迟缓冲组件(ZDB, Zero Delay Buffer)与扩频(SS, Spread Spectrum)这两种特殊的时钟组件。ZDB除了传统缓冲器强化与分配时钟信号的功能之外,并利用PLL来锁定输入与输出频率相位,使输出端的时钟相位与输入端保持一致,不会发生传统缓冲器的延迟现象。甚至电路工程师可在PLL的反馈端加上延迟电路,使ZDB的输出相位反而较输入端来的提前,以抵销因电路板布线过长,各组件间产生的时钟时间差。

  系统的高频工作时钟会产生电磁波的干扰,随着FCC等法规对EMI的严格规定,工程师必须设法利用遮蔽、滤波或是调整电路布线等各种方式来降低EMI,不过这些方式都会大幅度的增加制作成本,与延长产品上市的时间。扩频(SS)技术,将系统时钟缓慢小幅度的调变,使工作频率在一定的范围内不断的变动,让EMI辐射能量平均分配到一小段频谱中,不至于形成单一频率的辐射高峰值,因此扩频技术将可以降低EMI噪声。

  除了ZDB与SS这两种时钟芯片的应用外,时钟芯片的技术配合数字产品移动化的趋势,为了达到省电与延长使用时间的目的,掌上型装置的时钟组件亦需具备低耗电的特性,因此时钟发生器的输出电压也就朝向低输出电压技术发展。掌上型装置的时钟发生器,也必需为数字相机、DV、MP3等产品中的感测组件,提供精准的参考信号作为取样时钟,使撷取到的影像与声音,不至于因时钟的抖动或错误,降低了真实性。

  时钟发生器的技术亦朝向高频化发展,以满足PC市场的需求,采用非挥发型硅氧化氮氧化硅(SONOS, silicon oxide nitride oxide silicon)技术,可制作出高效能的200MHz时钟组件,并可透过桌上型平台的编译程序直接进行编程。透过此编译工具的协助,系统设计人员甚至不需熟悉PLL技术,即可完成输入与输出时钟的设定,缩短产品上市前的设计时间。■

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